Schnellantwort
Vitis HLS: Direct Digital Synthesizer implementation is an open source FPGA project from Hackster.io, indexed by ZouIC. Implementierung von vollständig pipelined DDS IP-Kernen in Vitis HLS mit truncated, dithered Phase und Taylor serieller Ausgangskorrektur.
- Source
- Hackster.io
- Focus
- FPGA
- Author
- Aleksei Rostov
- Published
- 2025-01-24
Häufige Fragen
What does Vitis HLS: Direct Digital Synthesizer implementation do?
Implementierung von vollständig pipelined DDS IP-Kernen in Vitis HLS mit truncated, dithered Phase und Taylor serieller Ausgangskorrektur.
Where does Vitis HLS: Direct Digital Synthesizer implementation come from?
ZouIC indexes it from Hackster.io, original page at https://www.hackster.io/farbius/vitis-hls-direct-digital-synthesizer-implementation-9ee256.
What stack does Vitis HLS: Direct Digital Synthesizer implementation use?
tags AMD Xilinx, protip, intermediate.
When was Vitis HLS: Direct Digital Synthesizer implementation published?
The source page lists 2025-01-24.
Indexiert von ZouIC von der öffentlichen Seite der Quellplattform, nur für Entwicklerreferenz. Urheberrecht und Lizenzierung bleiben bei dem Autor; Sie erhalten Code und Dateien von der ursprünglichen Plattform.
Vitis HLS: Direct Digital Synthesizer implementation
Veröffentlicht 2025-01-24
Implementierung von vollständig pipelined DDS IP-Kernen in Vitis HLS mit truncated, dithered Phase und Taylor serieller Ausgangskorrektur
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