Schnellantwort
Vitis HLS: Matched Filter implementation is an open source FPGA project from Hackster.io, indexed by ZouIC. Zeit- und Frequenzdomäne-Implementierung eines vollständig pipelined Matched Filter IP-Kerns in Vitis HLS.
- Source
- Hackster.io
- Focus
- FPGA
- Author
- Aleksei Rostov
- Published
- 2025-01-24
Häufige Fragen
What does Vitis HLS: Matched Filter implementation do?
Zeit- und Frequenzdomäne-Implementierung eines vollständig pipelined Matched Filter IP-Kerns in Vitis HLS.
Where does Vitis HLS: Matched Filter implementation come from?
ZouIC indexes it from Hackster.io, original page at https://www.hackster.io/farbius/vitis-hls-matched-filter-implementation-62a4e9.
What stack does Vitis HLS: Matched Filter implementation use?
tags AMD Xilinx, protip, intermediate.
When was Vitis HLS: Matched Filter implementation published?
The source page lists 2025-01-24.
Indexiert von ZouIC von der öffentlichen Seite der Quellplattform, nur für Entwicklerreferenz. Urheberrecht und Lizenzierung bleiben bei dem Autor; Sie erhalten Code und Dateien von der ursprünglichen Plattform.
Vitis HLS: Matched Filter implementation
Veröffentlicht 2025-01-24
Zeit- und Frequenzdomäne-Implementierung eines vollständig pipelined Matched Filter IP-Kerns in Vitis HLS
Technische Spezifikationen
Verwandte Ressourcen und Kauflinks
Statistiken
Similar Hardware Projects
Projektinformationen
Autor Info
Verwandte Links
Weiter erkunden
Zitat Hinweis
Dieser Inhalt stammt von Hackster.io Plattform，Alle Rechte sind dem ursprünglichen Autor vorbehalten. Diese Plattform bietet nur Indexierung und Zusammenfassungen. Für detaillierte Inhalte besuchen Sie bitte den ursprünglichen Link.