30 秒结论
「DSP for FPGA: Simple FIR Filter in Verilog」是 ZouIC 从 Hackster.io 收录的开源项目，FPGA 方向。本项目讲解如何用预生成系数在 Verilog 中实现一个简易 FIR 滤波器。
- 来源平台
- Hackster.io
- 方向
- FPGA
- 许可证
- 以原页面标注为准
- 作者
- Whitney Knitter
- 发布时间
- 2021-03-07
常见问题
DSP for FPGA: Simple FIR Filter in Verilog 是做什么的？
本项目讲解如何用预生成系数在 Verilog 中实现一个简易 FIR 滤波器。
DSP for FPGA: Simple FIR Filter in Verilog 的内容来源是哪里？
这条记录收录自 Hackster.io，原文地址 https://www.hackster.io/whitney-knitter/dsp-for-fpga-simple-fir-filter-in-verilog-91208d。
DSP for FPGA: Simple FIR Filter in Verilog 用了什么技术栈？
标签 AMD Xilinx、tutorial、beginner。
DSP for FPGA: Simple FIR Filter in Verilog 是什么开源许可证？
ZouIC 收录这条记录时未标注具体许可证，条款以原始页面为准。
DSP for FPGA: Simple FIR Filter in Verilog 是谁做的？
来源页标注的作者为 Whitney Knitter。
DSP for FPGA: Simple FIR Filter in Verilog 是什么时候发布的？
来源页面标注的发布时间是 2021-03-07。
本项目讲解如何用预生成系数在 Verilog 中实现一个简易 FIR 滤波器。
技术规格详情
source platform
Hackster.io
listing note
Metadata fetched from the public platform page; copyright belongs to the original author.
difficulty
beginner
content type
tutorial
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统计数据
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