30 秒结论
「Using APU + RPU + PL on Genesys ZU」是 ZouIC 从 Hackster.io 收录的开源项目，FPGA 方向。Zynq UltraScale+ 是含多种处理单元的异构器件——本项目展示如何把 APU、RPU 和 PL 一起用起来。
- 来源平台
- Hackster.io
- 方向
- FPGA
- 许可证
- 以原页面标注为准
- 作者
- Pablo Trujillo
- 发布时间
- 2020-09-17
常见问题
Using APU + RPU + PL on Genesys ZU 是做什么的？
Zynq UltraScale+ 是含多种处理单元的异构器件——本项目展示如何把 APU、RPU 和 PL 一起用起来。
Using APU + RPU + PL on Genesys ZU 的内容来源是哪里？
这条记录收录自 Hackster.io，原文地址 https://www.hackster.io/pablotrujillojuan/using-apu-rpu-pl-on-genesys-zu-7b6ed2。
Using APU + RPU + PL on Genesys ZU 用了什么技术栈？
标签 AMD Xilinx、protip、intermediate。
Using APU + RPU + PL on Genesys ZU 是什么开源许可证？
ZouIC 收录这条记录时未标注具体许可证，条款以原始页面为准。
Using APU + RPU + PL on Genesys ZU 是谁做的？
来源页标注的作者为 Pablo Trujillo。
Using APU + RPU + PL on Genesys ZU 是什么时候发布的？
来源页面标注的发布时间是 2020-09-17。
Zynq UltraScale+ 是含多种处理单元的异构器件——本项目展示如何把 APU、RPU 和 PL 一起用起来。
技术规格详情
source platform
Hackster.io
listing note
Metadata fetched from the public platform page; copyright belongs to the original author.
difficulty
intermediate
content type
protip
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统计数据
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