FPGA 开源项目
FPGA 是可编程逻辑器件，工程通常围绕 AMD Xilinx（Spartan / Artix / Zynq）、Intel Altera、Lattice 三个阵营展开，描述硬件行为的主流语言是 Verilog 与 VHDL；近几年用 HLS 做高层次综合、把 C++ 直接综合成流水线的做法也在变多。
这里收录的项目从入门级的计数器与七段数码管驱动，到 FIR 滤波与 DSP、AXI DMA 与嵌入式 Linux、基于 HLS 的图像处理流水线，再到 Zynq 上的软硬协同设计都有。多数条目会给出完整工程与约束文件，可以直接在开发板上复现。
Vitis-AI 1.4 Flow for Avnet VITIS Platforms
本指南详细讲解如何在 Avnet Vitis 2021.1 平台上走 Xilinx Vitis-AI 1.4 流程。
YOLOv5 Quantization & Compilation with Vitis AI 3.0 for Kria
本教程讲解用 Vitis AI 3.0 量化并编译 Ultralytics YOLOv5（PyTorch），目标平台为 Kria KV260。
Arm DesignStart FPGA Cortex-M3-Based Robot
用 Arm DesignStart FPGA 的 Cortex-M3 控制一台简易轮式机器人——也可以当作 DesignStart FPGA 与 Cortex-M3 的入门教程。
DSP for FPGA: Using Xilinx DDS with Custom FIR
看看如何把自定义 FIR 滤波器与 Xilinx DDS Compiler 等 DSP IP 集成。
Vitis-AI 1.1 Flow for Avnet VITIS Platforms - Part 2
本指南详细讲解如何在 Avnet Vitis 2019.2 平台上运行 Xilinx Vitis-AI 1.1 流程的 VART 示例。
Enabling 10G Ethernet on the Xilinx KR260
本教程展示如何在 KR260 开发套件的 Vivado 与 PetaLinux 工程中配置 10G SFP+ 接口。
OpenAMP in Xilinx MPSoC FPGA- Running Petalinux & Baremetal
本教程讲解用 OpenAMP 框架在单颗 MPSoC FPGA 上跑多系统：APU 上 Petalinux、RPU 上裸机。
AXI4-Lite Interface Wrapper for Custom RTL in Vivado 2021.2
本项目演示如何给自定义 RTL 模块加 AXI4-Lite 接口封装，放进 Vivado 块设计使用。
Introducing Xilinx Kria™ for Vision AI Applications
Xilinx 刚刚发布全新产品线 Kria——本项目抢先看看这颗自适应、可量产的 SOM。
Kria-KR260 Petalinux 2022.2 - GPIO Tutorial
面向 KR260 Kria 机器人开发板的 PetaLinux 2022.2 GPIO 工程。
Add Peripheral Support to Kria KR260 Vivado 2022.1 Project
本项目讲解如何在 Vivado 2022.1 工程中为 KR260 载板上的硬件挂上相应接口。
SPIdev Tutorial for Zynq-7000 FPGA Devices
本项目讲解如何在 Zynq-7000 上用 PetaLinux 2022.1，通过 spidev 内核接口在嵌入式 Linux 中实现并使用 SPI。
Vitis-AI 1.0 Flow for Avnet Vitis Platforms
本指南详细讲解如何在 Avnet Vitis 2019.2 平台上走 Xilinx Vitis-AI 1.0 流程。
DSP for FPGA: Custom AXI4-Stream FIR filter IP in Vivado
用 Vivado 内置的 AXI 封装工具，为 Verilog 自定义 FIR 滤波器加上 AXI4-Stream 接口。
Arm DesignStart FPGA Cortex-M1 Environmental Monitor
Cortex-M1 非常适合放进低成本的 Spartan 7 FPGA——看一个环境监测的实例工程。
Getting Started with the Arty Z7 in PetaLinux 2020.2
看看如何用 PetaLinux 2020.2 为 Arty Z7 生成自定义嵌入式 Linux 镜像。
Getting Started with the Kria KV260 in PetaLinux 2021.1
本项目讲解如何在 PetaLinux 2021.1 中为 Kria KV260 Vision AI 起步套件创建自定义嵌入式 Linux 镜像。
Linux Development on the Kria KV260 with PetaLinux 2021.2
本项目讲解如何用 PetaLinux 2021.2 为 Kria KV260 Vision AI 起步套件构建嵌入式 Linux 镜像。
Vitis-AI 2.0 Flow for Avnet VITIS Platforms
本指南详细讲解如何在 Avnet Vitis 2021.2 平台上走 Xilinx Vitis-AI 2.0 流程。
Kria KR260-DPU-TRD-VIVADO flow (Vitis AI 3.0) Tutorial
Kria KR260 机器人起步套件的 DPU-TRD 教程：基于 Vivado 流程，使用 Vitis AI 3.0。
Easy Machine Learning on Ubuntu with the AMD Kria KV260
学习如何在运行 Ubuntu 桌面的 AMD/Xilinx KV260 Vision AI 起步套件上轻松搭建机器学习推理能力。
7-Segment LED Display Hardware and VHDL Module for MiniZed
七段数码管显示实际 PWM 占空比：硬件（PL）驱动、软件（PS）控制。
K26 eMMC linux image programming with kv260 carrier card
用 Kria KV260 起步套件载板为 K26 量产 SOM 的 eMMC 烧录 Linux 镜像的流程。
Debugging Your Custom Linux Applications Using Vitis
在 PetaLinux 里写自定义应用不难，但要调试它们，就得请 Vitis 出场了。
Getting Started with the Arty Z7 in Vivado 2020.2
看看如何在 Vivado 2020.2 中为 Arty Z7 FPGA 开发板构建基础硬件镜像。
Accelerated Design Development on Kria KR260 in Vitis 2022.1
本项目讲解如何为 Kria KR260 机器人起步套件创建自定义 Vitis 平台与加速应用。
DSP for FPGA: Rewriting FIR Logic to Meet Timing
延续之前的简易 FIR Verilog 模块，本项目讲解当时序违例出现时如何重写 HDL 逻辑。
Transfer Data between HDL and Embedded C in FPGA using DMA
本项目讲解 PL 侧 HDL 与处理器上嵌入式 C 之间用 DMA 传输数据的基本结构。
Yolov3 Tiny Tutorial: Darknet to Caffe for Xilinx DNNDK
本教程讲解如何把 Darknet 的 YOLOv3 Tiny 转成 Caffe 框架，再用 Xilinx DNNDK 与 Ultra96 实现。
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