FPGA 开源项目
FPGA 是可编程逻辑器件，工程通常围绕 AMD Xilinx（Spartan / Artix / Zynq）、Intel Altera、Lattice 三个阵营展开，描述硬件行为的主流语言是 Verilog 与 VHDL；近几年用 HLS 做高层次综合、把 C++ 直接综合成流水线的做法也在变多。
这里收录的项目从入门级的计数器与七段数码管驱动，到 FIR 滤波与 DSP、AXI DMA 与嵌入式 Linux、基于 HLS 的图像处理流水线，再到 Zynq 上的软硬协同设计都有。多数条目会给出完整工程与约束文件，可以直接在开发板上复现。
Ultra96v2 Linux-Based Platform in Xilinx Vitis 2020.1
本项目用 Xilinx Vitis 2020.1 生成并测试 Ultra96v2 的 Linux 硬件平台。
KV260 DPU-TRD Petalinux 2022.1 Vivado Flow
本项目演示如何走 Vivado 流程，从 BSP 构建带 DPU 支持的 KV260 PetaLinux 镜像。
Using APU + RPU + PL on Genesys ZU
Zynq UltraScale+ 是含多种处理单元的异构器件——本项目展示如何把 APU、RPU 和 PL 一起用起来。
SPI Interface RTL for Pmod ALS (8-bit ADC) in Verilog
从零写 Pmod ALS（8 位 ADC）的 Verilog SPI 接口，并把结果显示在 Basys3 的七段数码管上。
Binary Neural Network Demonstration on Ultra96
在基于 Xilinx Zynq UltraScale+ MPSoC 的 Avnet Ultra96 上，用 FPGA 二值神经网络加速做图像分类。
JTAG Booting an Embedded Linux image on Zynq UltraScale+
用 Xilinx 的 XSCT 工具从 JTAG 接口启动 Zynq UltraScale+ MPSoC 的嵌入式 Linux 镜像。
PetaLinux 2019.2 on Ultra96 Using BSP + Recipe Patch
用全新 2019.2 BSP 创建 PetaLinux 工程，并演示如何修补 PetaLinux 2019.2 里一处 recipe 文件错误。
Rapid Prototyping with GStreamer, Vitis AI and DeepLib
几分钟内在 Zynq UltraScale+ 器件上开发智能视频处理应用。
Video Mixer feature implementation on Zynq FPGA
参考教程：在 Zynq FPGA 上实现视频混合器的各项功能，重点讲 Alpha 混合、Logo 图层与多路测试图案。
ZCU102-Vitis DPU TRD - Vitis AI (3.0)
Vitis 流程教程：ZCU102 上「Vitis DPU TRD」的扩展版，含详细步骤、构建与启动日志及调试提示。
Accelerating Image Processing with PYNQ & OpenMV Cam
PYNQ 擅长用可编程逻辑加速 Python 应用——来看看它怎么配合 OpenMV 摄像头。
Create an Image Processing with PetaLinux in 1 Hour or Less
用 Ultra96V2 与 OnSemi MIPI Mezzanine 板，一小时内搞定图像处理。
Ultra96-V2 Vivado 2020.2 Basic Hardware Platform
用 Vivado 2020.2 图形界面创建简单硬件平台，跑 Hello World 之类的裸机应用。
A Stereo Vision System Powered by Zynq SoC with Complete RTL
用最低配 Zynq 打造的双目视觉系统，靠 FPGA 并行计算驱动——附完整 RTL 与设计文件。
PMOD IP Development for Kria KV260 using Vitis HLS
本项目演示如何控制 KV260 载板上的 PMOD IO，并用 Vitis HLS 为它开发 IP。
Lego Land Rover Defender Robot with Kria KR260
本项目展示作者如何用 Kria KR260 与 Edge Impulse，把乐高科技组的路虎卫士改装成自主机器人。
Tracealyzer for FreeRTOS on Xilinx Zynq
指南：如何以操作系统感知的方式调试 Avnet MiniZed 上运行的 FreeRTOS 嵌入式应用。
Implementing Control Algorithms with Pynq (Python)
Xilinx PYNQ 框架让我们能在 FPGA 设计里用上 Python 与 Jupyter Notebook。
Helping Out My Local Coffee Shop During COVID Using FPGAs
记录作者在新冠期间如何用 FPGA 帮常去的街角咖啡馆改造出无接触营业方式。
![4K TPG Video Streaming in Kria KV260 [Baremetal] - Part 1](https://hackster.imgix.net/uploads/attachments/1472549/_Sd1Kg68RB6.blob?auto=compress%2Cformat)
4K TPG Video Streaming in Kria KV260 [Baremetal] - Part 1
学习在 Kria KV260 Vision AI 起步套件上实现独立（裸机）4K 视频流水线（第一部分）。
Mini But Mighty, the MiniZed and Vitis for Motor Control
如何用 MiniZed 走 Vitis 嵌入式流程做电机控制应用。
Ultra96 Facial Recognition Deadbolt Using PYNQ
标题说明一切：用 PYNQ 上的 OpenCV 和卷积神经网络，在 Ultra96 V2 上做一把人脸识别智能门锁。
Avnet Ultra96-V2 Face Detection Tutorial
一小时内在基于 Zynq UltraScale+ MPSoC 的 Ultra96-V2 单板机上完成一个有趣的人脸检测应用。
Ping Pong Game on DE-10 FPGA Board
一款用 Verilog HDL 编写的游戏，在 Intel DE-10 Lite FPGA 开发板上实现 VGA 640x480 分辨率输出到显示器。
Ultra96 FPGA-Accelerated Parallel N-Particle Gravity Sim
用 8 个 200 MHz 并行浮点加速器，演示 ZU3EG 这颗小 SoC 的科学计算实力——N 体引力模拟。
Python & PYNQ on the Snickerdoodle!
Snickerdoodle 是带处理器与可编程逻辑的 SoC——看看怎么在它上面用 PYNQ 加速 Python。
FFT IP Core Tutorial: Vivado Simulation with Complex Numbers
如何在 Vivado 中用多种测试信号配置并验证 FFT IP 核。
Interfacing with AXI Peripherals in RTL
本项目演示在 Vivado 2021.2 中，如何在 RTL 里直接对接 AXI GPIO 外设（对照块设计方式）。
ROS 2 in Kria kv260 with Petalinux 2021.2
本教程讲解如何在 PetaLinux 2021.2 镜像里安装 ROS 2，并跑起最小发布/订阅示例。
Getting Started with the TE0802
TE0802 Zynq UltraScale+ MPSoC 开发板配 Vivado/Vitis 2019.2 的上手指南。
Weather Station & FPGA Device Talking via the IOTA Network
演示一组气象站之类的服务如何通过 IOTA 网络影响设备决策。
Kria-DPU-TRD-VIVADO Flow (Vitis AI 2.0) Tutorial
基于 Vivado 流程的 DPU TRD 教程，采用 Vitis AI 2.0、Vivado 2021.1 与 PetaLinux 2021.1。
Getting Started with SP701 in Vivado 2021.2
看看如何在 Vivado 2021.2 中为 Spartan-7 SP701 FPGA 开发平台创建基础硬件设计。
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