Ultra96_for_medical_care
Dieses Projekt entwirft eine neurale Netzwerks-IP-Schnittstelle für die Klassifizierung von Vorhofflimmern. Viele Tests und sicherstellen die Vorteile davon.
Bird Feeder Defender with the AMD KRIA™ KR260 Robotics Kit
Ich möchte das Problem der Eindringung von Eichhörnchen in meine Vogelfüttern mit einem Überwachungssystem lösen, das mit dem KRIA™ KR260 entwickelt wurde. Kit
Implementing a Configuration Memory Interface with Xilinx XC
In diesem Projekt führen wir Sie durch die Implementierung einer einfachen Konfigurationsspeicherschnittstelle mit dem XCF32P FPGA.
XSCT script for MPSoC HOST PS-USB 3.0 compliance test
XSCT-Skript für MPSOC PS-USB 3.0 Compliance Test für KRIA K26 SOM Entwicklungsfluss als Beispiel eines einfachen Registermanipulationswerkzeugs
Using the SFP+ and GTH with Zynq Ultrascale+
So konfigurieren Sie die GTH-Transceiver für eine optische 10G-Verbindung, indem Sie den Transceiver-Assistenten und IBERT verwenden, um die Verbindungsqualität zu bewerten
Running a Vitis 2025.2 Accelerator Application on the KV260
Beschleunigen Sie Ihre Edge AI! Beherrschen Sie den AMD Kria KV260 & Vitis 2025.2-Workflow mit dieser 4-Schritt-Anleitung zum Ausführen Ihrer ersten Hardware-App.
High-performance small FFT library for Versal AI Engine
Die FFTs 4 Fun (FFT4F)-Bibliothek bietet optimierte kleine FFTs (8–64 Punkte) für AMD Versal AI Engines
19 AIE-ML model based FFT design using Vitis Model Composer
In diesem Artikel betrachten wir, wie wir ein einfaches 1024-Punkte-FFT mit modellbasiertem Design mit dem AMD Vitis Model Composer Tool erstellen können
Python-to-FPGA: MyHDL Custom IP for KR260
Erstellen Sie benutzerdefinierte FPGA IP mit Python/MyHDL, integrieren Sie mit Vivado und steuern Sie über PYNQ – Hardwaredesign mit Software-Einfachheit.
Custom PL Designs on Kria KV260 with AMD EDF v2025.2 Part 1
In dieser Anleitung wird erläutert, wie Sie eine benutzerdefinierte XSA auf dem Kria KV260 mit dem neuen EDF/Yocto-Workflow für AMD FPGAs bereitstellen.
Preparing PointPillars Network for Vitis AI NPU and Versal
Anpassung der Vorbereitung des PointPillar-Netzwerks zur Erkennung von Objekten in der LiDAR-Punktwolke für Vitis AI NPU und Versal
Project-5: Automate Kria Ubuntu SD Card Image with Docker
Automatisieren Sie das Erstellen eines benutzerdefinierten Ubuntu SD-Kartenabbildes für Kria mit Docker – bereit für Boot, SSH, Netzwerk und App-Entwicklung.
Synchronous LED Shifter by Clocking Wizard + VHDL Module
Führen Sie einen kreisförmigen LED-Schalter mit reiner PL auf dem Zynq MPSOC aus. Dieses Tutorial behandelt VHDL-Implementierung, Uhrenmanagement, synchronisiertes Zurücksetzen
Dual Address Cosine ROM Using Verilog in Vivado
Die Dual Address Cosine ROM arbeitet mit Discrete Cosine Transform und Quantization zur gleichzeitigen dualen Datenübertragung.
Super96s Clusters - Part 3
Erstellung einer Reihe von Modulen, mit denen Sie zum ersten Mal ein PYNQ-Beschleunigungsverteilungsnetz für Edge-Geräte U96 anschließen können.
Remote Control 360° Camera from KR260
Dieses Projekt ist Teil eines Teilprojekts des AMD Pervasive AI Developer Contest. Wir Fernbedienung 360 ° Kamera von KR260.
Leveraging Neuromorphic Event Sensors in ROS2
Mit dem Kria KV260 und Prophesee eingebetteten Starter-Kit erstelle ich ein benutzerdefiniertes ROS2-Paket, um 6 DOF-Posen eines aktiven LED-Markers zu veröffentlichen
Super96s Cluster - Part 2
Erstellung einer Reihe von Modulen, mit denen Sie zum ersten Mal ein PYNQ-Beschleunigungsverteilungsnetz für Edge-Geräte U96 anschließen können.
20 AIE-ML code generation in Vitis Model Composer
Erfahren Sie, wie Sie die Generation von AI Engine-Codes in VMC ohne manuelle Codierung automatisieren. Dieser Workflow beschleunigt Prototyping und Simulation.
Distance Measurement Using Basys3
Ein digitaler Abstandsmesser auf Basis von Basys-3 mit Sensoren und FPGA-Logik zur schnellen, genauen und Echtzeitmessung
Secure Digital Access Control System
FPGA-basiertes digitales Zugriffssteuerungssystem von Grund auf mit Verilog HDL- und Finite State Machine (FSM)-Architektur, das auf dem DE1-SoC eingesetzt wird
Arty_Timer
Ich habe einen Timer erstellt, der ab 00:00:00 beginnt. Dieses Modul hat ein Untermodul, das eine_Sekunde Generation ist Wir können min, Stunde, Tag, Jahr zählen.
openPCIE backplane
Sie müssen eine Reihe von Endpunkten von Ihrem FPGA steuern, haben aber keine Zeit, eine Root Complex-Karte für das FPGA zu entwerfen?!
Universal Speech Enhancement with Score Diffusion
Wenden Sie Score Diffusion an, um Sprachsignale zu verbessern, die unter verschiedenen ungünstigen Bedingungen und Verzerrungen aufgenommen werden.
A Practical example of controlling FPAG from HPS - FPGA SoC
Bei FPGA SoC kommt die Stärke mit einem integrierten CPU-Kern zu FPGA. Diese beiden erhöhen dann die Funktionen und Anwendungen von FPGAs.
A Synthesizable Verilog implementation of a TRNG
Dieses Projekt implementiert einen hardwarebasierten True Random Number Generator (TRNG)
Using Ada to Flash LEDs on the Zedboard
Verwenden Sie die Programmiersprache Ada, um eine einfache Zynq-Entwicklung (PS/PL) auf dem Zedboard durchzuführen.
Custom LED Blink IP on AUP-ZU3 Zynq UltraScale+
Entworfen eine Verilog LED IP, integriert auf AUP-ZU3 mit PS-Taktung, verarbeitet Einschränkungen und validiert auf Hardware.
Running Hello World Program on MicroBlaze-V using Zybo 7000
Dies ist ein Tutorial, wie man ein Hello World-Programm auf einem MicroBlaze-V Softcore mit dem Zybo 7000 Board funktioniert
Yocto & Zynq (Ubuntu 24.04.4 - Vits 2025.2)
Dies ist tatsächlich blinkende LED für Yocto auf Zynq7000. Hier erstellen wir Embedded Linux für ein benutzerdefiniertes Zyqn Board ohne BSP.
Machine Alarm Detection in Factory
Machine Alarm Detection System ist die Erkennung des Maschinenalarms in der Fabrik mit Kria KV260 und Vitis-AI.
AMD FPGA Tools 2026.1 Install on Ubuntu
Dieses Projekt zeigt, wie man die Version 2026.1 der AMD FPGA-Toolsuite auf einem Ubuntu-Host-PC installiert.
Space Invaders on Any Arty Board Using VHDL and Pmod VGA
Lassen Sie uns ein 640 × 480 Space Invaders-Stil Spiel in VHDL erstellen, keine Prozessoren wie das Original in den Toren.
KRS Unleashed: 4) Vitis Workspace
Dieses Projekt ist Teil einer Reihe über KRS Unleashed, eine überarbeitete Version des ursprünglichen KRS. Dieser Artikel geht durch den Vitis Workspace.
LabVIEW XADC Reader for Arty Z7
Lesen Sie analoge Signale vom Arty Z7 XADC direkt in LabVIEW über eine benutzerdefinierte FPGA-Schnittstelle für die Echtzeit-Datenerfassung.
Forest Fire Prevention
Implementierung eines leichten neuronalen Netzwerks auf dem KR260-Randgerät zur präzisen Waldbranderkennung.
AI Robot Arm Configuration
Dieses Projekt erkennt die Mundposition und konfiguriert den Roboterarm mit dem Kria KR260 Robotics Starter Kit.
Brachial Plexus Nerve Trunks Recognition
Revolutionierende Brachialplexusblöcke mit Echtzeit, FPGA-beschleunigtem Deep Learning für genaue Nervenidentifikation in Ultraschallbildern
ArduCAM Mini Meets the FPGA: A Pure-Logic VHDL Solution
Schnittstelle des ArduCAM Mini OV2640 mit einem FPGA mit nichts anderem als VHDL-Zustandsmaschinen: SCCB-Konfiguration, SPI-Erfassung, BRAM-Frame-Speicher
Bare-metal 4k Streaming on KV260: The 2025.2 Guide Pt. 1
Dies ist eine Aktualisierung für die Vivado/Vitis v2025.2 Ära und bietet weitere Details zum Einrichten der Hardware und Firmware.
Implementing SHA-256 for MicroBlaze-V with DDR + Timer
In diesem Tutorial werden wir weiterhin ein Hardware-Design aus dem letzten Tutorial hinzufügen, um DDR-Speicher und einen Hardware-Timer zu enthalten.
EDES 301 PocketBeagle Pong Opponent
Entspannen Sie sich von der Arbeit und schärfen Sie Ihre Pong-Fähigkeiten gegen diesen (begrenzten) KI-Gegner, der von einem PocketBeagle und einem FPGA-Board angetrieben wird.
CNN on RFSoC 4x2 with hls4ml — 11 Bugs & a Novel AXI Fix
Vollständige hls4ml CNN-Pipeline auf RFSoC 4x2 — jeder nicht dokumentierte Toolchain-Fehler wurde diagnostiziert und behoben, einschließlich einer neuen AXI DMA-Deadlock.
Create a Custom IP with Vitis HLS 2025.2
Erstellen Sie eine Live-Video-Pipeline auf Ultra96-V2: UVC-Webcam über eine benutzerdefinierte HLS-IP in programmierbarer Logik, dann auf DisplayPort.
Generating Gaussian Noise in FPGA using LFSRs and CLT
Eine Einführung in die FPGA-freundliche Gaussian Noise Generation, von der statistischen Analyse bis zur Hardware IP Generation.
Recreating PWM Fan Control on Kria KV260 (Custom Ubuntu)
Neuaufbau der PWM-Fansteuerung auf dem Kria KV260 mit einem benutzerdefinierten Ubuntu-Rootfs, von PL bis zu Kernelmodulen, Gerätebaum und Userspace-Tools
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