FPGA 开源项目
FPGA 是可编程逻辑器件，工程通常围绕 AMD Xilinx（Spartan / Artix / Zynq）、Intel Altera、Lattice 三个阵营展开，描述硬件行为的主流语言是 Verilog 与 VHDL；近几年用 HLS 做高层次综合、把 C++ 直接综合成流水线的做法也在变多。
这里收录的项目从入门级的计数器与七段数码管驱动，到 FIR 滤波与 DSP、AXI DMA 与嵌入式 Linux、基于 HLS 的图像处理流水线，再到 Zynq 上的软硬协同设计都有。多数条目会给出完整工程与约束文件，可以直接在开发板上复现。
Bird Feeder Defender with the AMD KRIA™ KR260 Robotics Kit
松鼠总来偷鸟食？作者用 KRIA KR260 套件设计了一套监控系统，保卫自家喂鸟器。
Implementing a Configuration Memory Interface with Xilinx XC
本项目带你用 XCF32P FPGA 实现一个简单的配置存储接口。
XSCT script for MPSoC HOST PS-USB 3.0 compliance test
为 MPSoC PS-USB 3.0 合规测试写的 XSCT 脚本：以 Kria K26 SOM 开发流程为例，演示简单的寄存器操作工具。
Using the SFP+ and GTH with Zynq Ultrascale+
如何用收发器向导配置 GTH 收发器实现 10G 光链路，并用 IBERT 评估链路质量。
Running a Vitis 2025.2 Accelerator Application on the KV260
加速你的边缘 AI！四步指南带你用 AMD Kria KV260 与 Vitis 2025.2 跑起第一个硬件应用。
High-performance small FFT library for Versal AI Engine
FFT4F 库为 AMD Versal AI 引擎提供优化的小尺寸 FFT（8-64 点）。
19 AIE-ML model based FFT design using Vitis Model Composer
本文看看如何用 AMD Vitis Model Composer 做基于模型的设计，创建简单的 1024 点 FFT。
Python-to-FPGA: MyHDL Custom IP for KR260
用 Python/MyHDL 创建自定义 FPGA IP，集成进 Vivado 并经 PYNQ 控制——用软件的简洁做硬件设计。
Custom PL Designs on Kria KV260 with AMD EDF v2025.2 Part 1
指南：用 AMD FPGA 全新的 EDF/Yocto 工作流，在 Kria KV260 上部署自定义 XSA 硬件设计。
Preparing PointPillars Network for Vitis AI NPU and Versal
定制并准备 PointPillars 网络，用 Vitis AI NPU 与 Versal 检测激光雷达点云中的目标。
Project-5: Automate Kria Ubuntu SD Card Image with Docker
用 Docker 自动化构建 Kria 的自定义 Ubuntu SD 卡镜像：开机即用，SSH、网络与应用开发一应俱全。
Synchronous LED Shifter by Clocking Wizard + VHDL Module
在 Zynq MPSoC 上用纯 PL 跑循环 LED 流水：涵盖 VHDL 实现、时钟管理与同步复位。
Leveraging Neuromorphic Event Sensors in ROS2
用 Kria KV260 与 Prophesee 嵌入式开发套件，写一个自定义 ROS2 包发布主动 LED 标记的六自由度位姿。
20 AIE-ML code generation in Vitis Model Composer
学习在 VMC 里自动化 AI Engine 代码生成，无需手写代码——大幅加速原型与仿真。
Secure Digital Access Control System
从零开始、基于 Verilog HDL 与有限状态机（FSM）架构的 FPGA 数字门禁系统，部署在 DE1-SoC 开发板上。
A Practical example of controlling FPAG from HPS - FPGA SoC
在 FPGA SoC 中，优势在于将 CPU 核心与 FPGA 集成于一颗芯片，二者结合能让 FPGA 的功能与应用更上一层楼。
Custom LED Blink IP on AUP-ZU3 Zynq UltraScale+
设计 Verilog LED IP，集成到 AUP-ZU3 上，用 PS 时钟、处理约束并在硬件上验证。
Running Hello World Program on MicroBlaze-V using Zybo 7000
教程：在 Zybo 7000 板上跑通 MicroBlaze-V 软核的 Hello World 程序。
Yocto & Zynq (Ubuntu 24.04.4 - Vits 2025.2)
给 Zynq7000 上的 Yocto 点个灯：不依赖 BSP，为自定义 Zynq 板构建嵌入式 Linux。
Space Invaders on Any Arty Board Using VHDL and Pmod VGA
用 VHDL 在 Arty 开发板上复刻 640 × 480 分辨率的《太空侵略者》——像原版街机一样纯逻辑门实现，不用处理器。
LabVIEW XADC Reader for Arty Z7
通过自定义 FPGA 接口，直接在 LabVIEW 里读 Arty Z7 的 XADC 模拟信号，实现实时数据采集。
ArduCAM Mini Meets the FPGA: A Pure-Logic VHDL Solution
纯逻辑方案：用 VHDL 状态机驱动 ArduCAM Mini OV2640 摄像头——涵盖 SCCB 配置、SPI 采集与 BRAM 帧缓存，全程不用软核。
Bare-metal 4k Streaming on KV260: The 2025.2 Guide Pt. 1
Vivado/Vitis 2025.2 时代的更新版指南：更细致地讲解 4K 裸机流媒体的硬件与固件配置。
EDES 301 PocketBeagle Pong Opponent
工作之余放松一下：和这个（水平有限的）AI 对手打乒乓——由 PocketBeagle 和 FPGA 板驱动。
CNN on RFSoC 4x2 with hls4ml — 11 Bugs & a Novel AXI Fix
在 RFSoC 4x2 上跑通完整 hls4ml CNN 流水线——逐个诊断并修复工具链的隐藏 bug，包括一种新颖的 AXI DMA 死锁解法。
Create a Custom IP with Vitis HLS 2025.2
在 Ultra96-V2 上搭直播视频流水线：UVC 摄像头经自定义 HLS IP 进可编程逻辑，再输出到 DisplayPort。
Recreating PWM Fan Control on Kria KV260 (Custom Ubuntu)
在 Kria KV260 的自定义 Ubuntu rootfs 上重建 PWM 风扇控制：从 PL 到内核模块、设备树与用户态工具。
总项目数 733 · 15 / 16
相关分类
本页条目均来自各平台的公开页面，ZouIC 只做分类、索引与摘要，不托管代码与文件；项目仅供开发者参考，版权与授权归原作者，遵循其各自开源协议。