Ultra96v2 Linux-Based Platform in Xilinx Vitis 2020.1
Dieses Projekt generiert und testet eine Linux-basierte Hardwareplattform für Ultra96v2 mit dem Xilinx Vitis 2020.1.
KV260 DPU-TRD Petalinux 2022.1 Vivado Flow
Dieses Projekt zeigt, wie man ein Petalinux-Bild von BSP mit DPU-Unterstützung mit dem Vivado-Flow für KV260 erstellt.
Building RISC-V for the Arty 100T
In diesem Tutorial werden wir uns anschauen, wie wir einen RISC-V bauen können, insbesondere den SiFive Freedom E310.
Using APU + RPU + PL on Genesys ZU
Zynq US+ ist ein heterogenes Gerät mit verschiedenen Arten von Geräten im Inneren. In diesem Projekt werde ich Ihnen zeigen, wie Sie alle zusammen verwenden.
SPI Interface RTL for Pmod ALS (8-bit ADC) in Verilog
Der SPI-Schnittstellencode für Pmod ALS (8-Bit ADC) in Verilog wird von Grund auf implementiert und an das 7-Sekunden-Display auf dem Basys3 FPGA-Board übertragen.
FPGA Computer Graphics
Dieses Projekt schlägt die Schaffung einer Grafikbibliothek vor, um die grafischen Informationen ausschließlich mit VHDL zu generieren und zu manipulieren.
Binary Neural Network Demonstration on Ultra96
FPGA-basierte Binäre Neurale Netzwerkbeschleunigung für die Bildklassifizierung auf dem Avnet Ultra96 basierend auf dem Xilinx Zynq UltraScale+ MPSoC.
JTAG Booting an Embedded Linux image on Zynq UltraScale+
Booten von Embedded Linux Images auf Zynq UltraScale+ MPSoC über die JTAG-Schnittstelle mit dem von Xilinx bereitgestellten XSCT-Dienstprogramm
License Plate Recognition with Vitis-AI
Vitis-AI bietet einen Zoo mit vorgefertigten Modellen. Dieses Projekt beschreibt, wie diese Modelle zur Implementierung der Kennzeichenerkennung genutzt werden können.
FPGA/SoC Controlled Robot Arm
Robotik steht an der Spitze von Industrie 4.0, KI und der Edge-Revolution. Schauen wir uns an, wie wir einen FPGA-gesteuerten Roboterarm erstellen können.
PetaLinux 2019.2 on Ultra96 Using BSP + Recipe Patch
Erstellen Sie ein PetaLinux-Projekt mit dem neuen 2019.2 BSP und sehen Sie, wie Sie einen Fehler in einer der Rezeptdateien in PetaLinux 2019.2 beheben.
Rapid Prototyping with GStreamer, Vitis AI and DeepLib
Entwickeln Sie intelligente Videoverarbeitungsanwendungen auf Zynq UltraScale+-Geräten in Minuten.
Video Mixer feature implementation on Zynq FPGA
Dies ist ein Referenz-Tutorial zur Implementierung verschiedener Funktionen von Video Mixer, hauptsächlich Alpha-Blending und Logoschicht und mehrere TPG-Schichten.
ZCU102-Vitis DPU TRD - Vitis AI (3.0)
Dieses Vitis Flow Tutorial ist ein erweitertes Tutorial zu "Vitis DPU TRD" für ZCU102 mit detaillierten Schritten, Build und BOOT LOG und Debug-Hinweise.
Accelerating Image Processing with PYNQ & OpenMV Cam
PYNQ ist ideal für die Beschleunigung von Python-Anwendungen in programmierbarer Logik. Werfen wir einen Blick, wie wir es mit OpenMV Kamera verwenden können.
Create an Image Processing with PetaLinux in 1 Hour or Less
Bildverarbeitung mit dem Ultra96V2 und dem OnSemi MIPI Mezzanine Board.
Ultra96-V2 Vivado 2020.2 Basic Hardware Platform
Erstellen Sie eine einfache Hardwareplattform mit der Vivado 2020.2 GUI, die dann für einfache Bare Metal-Anwendungen wie Hello World verwendet werden kann.
A Stereo Vision System Powered by Zynq SoC with Complete RTL
Ein Stereo-Visionssystem mit der niedrigsten Zynq-Qualität, das durch Parallelrechnen von FPGAs betrieben wird. RTL und andere Designdateien werden präsentiert.
Creating a Custom Kria App
Als Xilinx Kria™ startete, stellten sie auch eine Methode zur schnellen Bereitstellung von Apps zur Verfügung. Dieses Projekt beschäftigt sich mit der Erstellung einer benutzerdefinierten App.
PMOD IP Development for Kria KV260 using Vitis HLS
Dieses Projekt zeigt, wie man den PMOD I/O auf dem KV260 Carrier Board steuert und IP für ihn mit Vitis HLS entwickelt.
Frequency Hopping Spread Spectrum (FHSS) System
Nutzung von FPGA-Fähigkeiten zur Konstruktion und Implementierung eines Frequency Hopping Spread Spectrum (FHSS)-Systems.
Lego Land Rover Defender Robot with Kria KR260
Dieses Projekt zeigt, wie ich mit dem Kria KR260 & Edge Impulse das Land Rover Defender Lego Technic Kit in einen autonomen Roboter umgewandelt habe.
Tracealyzer for FreeRTOS on Xilinx Zynq
Eine Anleitung zum Debuggen Ihrer Embedded FreeRTOS-Anwendungen, die auf einem Avnet MiniZed-Board laufen, auf eine betriebssystembewusste Weise.
Implementing Control Algorithms with Pynq (Python)
Das Xilinx Pynq Framework ermöglicht es uns, Python- und Jupyter-Notebooks mit FPGA-Designs zu verwenden.
Helping Out My Local Coffee Shop During COVID Using FPGAs
Eine Zusammenfassung darüber, wie ich meinem bevorzugten lokalen Café geholfen habe, sich während COVID-19 mit einem FPGA an die neue Art des kontaktlosen Geschäfts anzupassen.
Running Yolov2-tiny on KV260
Dieses Projekt zeigt, wie man yolov2tiny auf KV260 mit der von Xilinx bereitgestellten Smart Camera-Anwendung ausführt.
FPGA Processor Expansion Module
Eine modulare Lösung zur Erweiterung der Prozessorfähigkeiten mit FPGA- und Hochgeschwindigkeits-ADC-Integration
![4K TPG Video Streaming in Kria KV260 [Baremetal] - Part 1](https://hackster.imgix.net/uploads/attachments/1472549/_Sd1Kg68RB6.blob?auto=compress%2Cformat)
4K TPG Video Streaming in Kria KV260 [Baremetal] - Part 1
Erfahren Sie, wie Sie eine eigenständige 4K-Video-Pipeline im Kria KV260 Vision AI Starter Kit implementieren
Mini But Mighty, the MiniZed and Vitis for Motor Control
Wie man den MiniZed mit dem Vitis Embedded Flow für Motorsteueranwendungen verwendet.
Ultra96 Facial Recognition Deadbolt Using PYNQ
Der Titel sagt alles! Dieses Projekt verwendet OpenCV und ein konvolutionelles neuronales Netzwerk in PYNQ auf einem Ultra96 V2, um ein intelligentes Schloss zu erstellen.
Avnet Ultra96-V2 Face Detection Tutorial
Vollendung einer spannenden Gesichtserkennungsanwendung innerhalb einer Stunde auf dem Ultra96-V2 SBC basierend auf Xilinx Zynq UltraScale+ MPSoC.
Ping Pong Game on DE-10 FPGA Board
Dieses Spiel ist in Verilog HDL geschrieben und implementiert eine VGA-Auflösung von 640x480 auf dem Monitor mit dem Intel DE-10 Lite FPGA Board.
Facemask Detector
FPGA-basiertes System, das die Verwendung von Facemasken durch künstliche Intelligenz überwacht, umfasst ein Thermometer und einen Facemaskenspender.
Ultra96 FPGA-Accelerated Parallel N-Particle Gravity Sim
Demonstration der wissenschaftlichen Rechenleistung des kleinen ZU3EG SoC mit 8 parallelen Schwemmenstellbeschleunigern, die bei 200 MHz laufen.
Python & PYNQ on the Snickerdoodle!
Der Snickerdoodle ist ein SoC mit Prozessoren und programmierbarer Logik. Schauen wir uns an, wie wir Python mit PYNQ beschleunigen können!
FFT IP Core Tutorial: Vivado Simulation with Complex Numbers
Konfiguration und Validierung eines FFT IP-Kerns in Vivado mit verschiedenen Testsignalen
Interfacing with AXI Peripherals in RTL
Dieses Projekt zeigt, wie man mit einem AXI GPIO-Peripheriegerät in RTL vs. im Blockdesign in Vivado v2021 verbindet.2
ROS 2 in Kria kv260 with Petalinux 2021.2
Dieses Tutorial zeigt, wie man ROS 2 in einem Petalinux 2021.2-Image installiert und minimale Publisher/Subscriber-Beispiele startet.
Getting Started with the TE0802
Eine Anleitung zur Inbetriebnahme eines TE0802 Zynq UltraScale+ MPSoC-Entwicklungsboards mit Vivado/Vitis 2019.2.
Weather Station & FPGA Device Talking via the IOTA Network
Dies zeigt, wie ein Dienst wie eine Gruppe von Wetterstationen die Entscheidungen von Geräten über das IOTA-Netzwerk beeinflussen kann.
Kria-DPU-TRD-VIVADO Flow (Vitis AI 2.0) Tutorial
Dieses Tutorial ist DPU TRD basierend auf VIVADO Flow, wir verwenden Vitis AI 2.0 zusammen mit VIVADO 2021.1 und Petalinux 2021.1
Getting Started with SP701 in Vivado 2021.2
Erfahren Sie, wie Sie ein Basis-Hardware-Design für die Spartan-7 SP701 FPGA-Entwicklungsplattform in Vivado v2021 erstellen.2
Live Camera Feed Webpage on the Ultra96
Sehen Sie sich einen Live-Webcam-Feed über eine auf dem Ultra96v2 implementierte Webseite an.
FPGA-Based Intelligent Engine Control Unit
Eine intelligente Möglichkeit, die Kraftstoffeffizienz der Motorsteuerung durch FPGA zu erhöhen.
Benchmarking the Kria KV260 AI Vision Starter Kit
Dieses Projekt zeigt die Performance-Benchmarks des Kria SoM und wie sie validiert werden können.
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