FPGA 开源项目
FPGA 是可编程逻辑器件，工程通常围绕 AMD Xilinx（Spartan / Artix / Zynq）、Intel Altera、Lattice 三个阵营展开，描述硬件行为的主流语言是 Verilog 与 VHDL；近几年用 HLS 做高层次综合、把 C++ 直接综合成流水线的做法也在变多。
这里收录的项目从入门级的计数器与七段数码管驱动，到 FIR 滤波与 DSP、AXI DMA 与嵌入式 Linux、基于 HLS 的图像处理流水线，再到 Zynq 上的软硬协同设计都有。多数条目会给出完整工程与约束文件，可以直接在开发板上复现。
MicroBlaze V on KR260 with BMP180 Sensor and Vitis 2025.1
用 Vitis/Vivado 2025.1 在 KR260 上以 MicroBlaze V 接入 BMP180 I2C 传感器，读取温度、气压与海拔。
Tria Vitis Platforms - Creating a Common Platform
为多个设计维护各自的 SD 镜像很麻烦——本项目讲解如何把它们合并成一个通用平台。
Wait! What? I can't get 4K Video Output from KR260?
没听错！与 KV260 不同，KR260 的显示配置另有乾坤——一起来探个究竟。
Petalinux, Vivado project for custom pcb dev-board | zynqMP
为自制 ZynqMP UltraScale+ PCB 开发板点亮最小化 Linux 系统。
Custom DPU-PYNQ Overlay for the Sundance VCS³ Board
为 Sundance VCS 板扩展 DPU-PYNQ 框架：生成所需 FPGA overlay 比特流与配套 arch.json。
Vivado project for PS development with Zynq MPSoC
基础 Vivado 工程：配置 MYIR MYD-CZU3EG 开发板的 PS，作为软件与 Linux 开发的底座。
Near Real-Time Face-reIdentification Surveillance System
用 VCK5000 上的 Xilinx Vitis-AI，把人工刷卡与人工跟踪系统改造成 AI 方案。
AdaptoPharm: An Adaptive Pharmacy Inventory System
本指南详细讲解用 Xilinx Vitis AI 配合 PYNQ 与 Python，在 Ultra96-V2 上搭建药房库存管理系统。
16 Simulate AI Engine graphs from Python
本文介绍如何用 Vitis 功能仿真特性，从 Python 仿真 Versal AI Engine 应用。
PwFPGAs - Part 4 - CL vs SL with Vivado on Artix-7 FPGA
FPGA 原型开发系列（四）：用 Vivado 在 Artix-7 上对比组合逻辑与时序逻辑。
Dual-Frequency Sine Generator with LUT and ILA Debugging
在 ZCU104 板上用块内存查表与时钟向导实现双频正弦波发生器，并用 ILA 演示结果。
Kria™️ KR260 - "Unifying the communication stack" II
Kria KR260 机器人应用入门：「Kria 自适应机器人 II」——统一通信协议栈。
360 Live Streaming + Object Detect(DPU) with KR260
AMD 普惠 AI 开发者大赛子项目：用 KR260 的 DPU 处理 360° 直播目标检测。
Deep Learning on the MYD-CZU3EG - Vivado flow (part 1)
教程：创建 Vivado 工程，在 MYIR MYD-CZU3EG 板的 XCZU3EG 上用起 DPU 深度学习处理器。
FreeRTOS LED Control: KR260 APU-RPU IPI Communication
在 KR260 上用 FreeRTOS 控制 LED：RPU 实时运行，与 APU 之间演示独立定时器、共享内存、带应答 IPI 与内核等 4 种通信方式。
![[RTL Design] SPI Controller for AD7303 DAC Peripheral](https://hackster.imgix.net/uploads/attachments/1805942/_XKnASon5X5.blob?auto=compress%2Cformat)
[RTL Design] SPI Controller for AD7303 DAC Peripheral
RTL 设计详解：写一个 SPI 主控制器驱动 AD7303 8 位 DAC。
KD240 BIST - Platform/App Recreating with 2025.1 Vitis & HLS
用 2025.1 工具重建 KD240 的 BIST 平台应用。
Test Pattern Generator + VDMA on Vivado and Petalinux 2025.2
在 Ultra96v2 上用 Vivado + Petalinux 2025.2 搭建测试图案发生器加 VDMA 的简单块设计。
COVID-19 Sniper: An advanced diagnostic tool for pneumonia
在 KV260 开发板上运行 YOLO V2-VOC-Tiny，在 X 光片上识别并定位新冠感染与肺部病灶。
AI Safety Monitor with FPGA + Zephyr RTOS
用 Zephyr RTOS 监测 AMD Kria KV260 上的 AI 推理（DPU），面向功能安全。
Building a Flight Controller for FlightGear Sim on Ultra96
项目目标是在 Ultra96 的 PL 上用控制律为塞斯纳 172p 模拟器做一个飞行控制器。
Deploy the super resolution networks in KR260 kit
把 SRNet 与 RDN 等超分网络在主机上量化后，部署到 KR260 套件运行。
Sequence-based redesign of Space Invaders' sound FSM in BSV
用 BSV（Bluespec SystemVerilog）基于状态序列重新设计《太空侵略者》的音效状态机。
Vitis HLS: Constant False Alarm Rate detector implementation
用 Vitis HLS 实现单元平均（CA）与有序统计（OS）两类恒虚警率（CFAR）检测器。
Avnet Ultra96 & ONsemi Mezzanine Board Series-2
Avnet Ultra96 + OnSemi 双 MIPI 摄像头 + 树莓派 7 英寸触屏的组合方案（第二篇）。
(Almost) Counting Trees w/ KR260 on the (Flying?) Edge
记录作者如何把机器学习流水线移植到 KR260 的 FPGA 上，为未来的飞行边缘端数树做准备。
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