FPGA 开源项目
FPGA 是可编程逻辑器件，工程通常围绕 AMD Xilinx（Spartan / Artix / Zynq）、Intel Altera、Lattice 三个阵营展开，描述硬件行为的主流语言是 Verilog 与 VHDL；近几年用 HLS 做高层次综合、把 C++ 直接综合成流水线的做法也在变多。
这里收录的项目从入门级的计数器与七段数码管驱动，到 FIR 滤波与 DSP、AXI DMA 与嵌入式 Linux、基于 HLS 的图像处理流水线，再到 Zynq 上的软硬协同设计都有。多数条目会给出完整工程与约束文件，可以直接在开发板上复现。
RTSP Feed Camera Source for Edge Impulse on Kria KR260
本项目在 KR260 上运行 Edge Impulse 模型时改用 RTSP 摄像头流，实现无线部署。
Getting Started with BLDCs on Kria KD240 + Motor Kit Part 2
续篇：在 Kria KD240 与电机配件套件上驱动无刷直流电机，用加速内核处理反电动势数据。
Stereo Face Detection with the Dual Camera Mezzanine
本指南详细讲解如何用 Ultra96-V2 与双摄像头 Mezzanine 扩展板在两路摄像头上实现人脸检测。
Vitis AI ONNX Runtime Engine (VOE) with KR260 + Python
AMD 普惠 AI 开发者大赛子项目：在 KR260 上引入 Vitis AI ONNX Runtime Engine（VOE）。
FPGA Implementation of Image K-Means Clustering Algorithm
在 FPGA 上实现图像 K-Means 聚类分割算法，按标准 Xilinx AXI4-Stream 接口设计。
Object Detection(Yolo) with DPU-PYNQ and KR260
AMD 普惠 AI 开发者大赛子项目：在 KR260 上测试 DPU-PYNQ 跑 YOLO 目标检测。
Gesture Control of Smart Home Devices with Xilinx KV260
把预训练 PyTorch 模型编译到 Xilinx Kria KV260 上，从 USB 摄像头识别手势来控制 FireTV 电视棒。
4 Channel TDC (Time Digital Converter) on Cmod A7 35T
在 Cmod A7 35 上用 MicroBlaze 与 SRAM 实现四通道时间数字转换器（TDC）：30ps RMS 精度、60MSa/s 测量速率。
Edge Impulse on Kria KV260: Basic ML Model Development
本项目讲解在 Edge Impulse 里创建自己的机器学习模型并部署到 Kria KV260 的全过程。
Debugging Accelerated Apps using Emulation in Vitis 2021.2
本项目讲解如何在 Vitis 2021.2 中搭建通用工程，用软件与硬件仿真调试 FPGA 加速应用。
FPGA IP Core Generation with Vitis Model Composer
本教程演示用 Vitis Model Composer 生成 FPGA IP 核：从建模到部署，一步一步来。
LAMP-FPGA: Accelerating Time Series Similarity Prediction
在 Ultra96-V2 FPGA 板上做时间序列相似模式预测。
Self-driving Car Based on Learning from Vision Demonstration
由 KV260 驱动、车头装 USB 摄像头的视觉学习自驾模型车。
Eclypse Z7 + Digitizer Zmod Software Design in Vitis 2022.1
延续硬件设计，本项目在 Vitis 里写裸机应用，在自定义设计中驱动 Eclypse Z7 上的 Digitizer Zmod。
Designing a Custom Carrier Board for AMD Kria™ SOMs Part 2
作者为 AMD Kria K24 SOM 设计自制载板的步骤实录（第二部分）。
U96-SVM - Stereo Vision Front-end for Ultra96-V2
开源硬件：为 Ultra96-V2 提供双 MIPI CSI 与 USB 视频类接口，搭建双目视觉系统。
PMOD IP for Kria KV260 using Vivado/VitisHLS/Petalinux2022.1
本项目演示在运行 PetaLinux 的 KV260 载板上控制 PMOD IO，并用 Vitis HLS 为其开发 IP。
Designing a Custom Carrier Board for AMD Kria™ SOMs Part 1
本文逐步记录作者如何为 AMD Kria K24 SOM 设计自制载板。
Mezzanine Board for Ultra96 "96AnalogXperience"
很多时候我们需要 FPGA 输出模拟信号激励其他电路——这块扩展板为 Ultra96 带来 4 路模拟输出。
UART VHDL Implementation on FPGA with Host Data Exchange
在 FPGA 开发板上用 VHDL 实现 UART 通信协议，并与 Python 串口终端交换数据。
Zynqberry Zero Hardware Design in Vivado 2022.1
本项目讲解 ZynqberryZero 在 Vivado 2022.1 中的硬件设计，让它能用上树莓派外设。
TE0726 Zynqberry Hardware Design in Vivado 2022.1
本项目讲解如何在 Vivado 2022.1 中为 Zynqberry 创建兼容树莓派 pHAT 扩展板的基础硬件设计。
Zynq XADC tutorial, Part 2: The HW design
Zynq-7000 XADC 使用教程（二之三）：在 AMD Xilinx Vivado 里做硬件设计。
Getting Started with the Kria KD240 in PetaLinux 2023.2
本项目讲解如何用 PetaLinux 2023.2 为 Kria KD240 传动套件构建 Linux 操作系统。
Traffic Segmentation using Xilinx Vitis-AI
基于 Ultra96V2（Zynq UltraScale+ MPSoC）的东京涩谷路口实时交通语义分割演示。
BBM: Bridge Baby Monitor for Predictive Maintainence
基于 Ultra96 FPGA 的平台，预测结构失效以降低维护成本、避免事故。
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