FPGA 开源项目
FPGA 是可编程逻辑器件，工程通常围绕 AMD Xilinx（Spartan / Artix / Zynq）、Intel Altera、Lattice 三个阵营展开，描述硬件行为的主流语言是 Verilog 与 VHDL；近几年用 HLS 做高层次综合、把 C++ 直接综合成流水线的做法也在变多。
这里收录的项目从入门级的计数器与七段数码管驱动，到 FIR 滤波与 DSP、AXI DMA 与嵌入式 Linux、基于 HLS 的图像处理流水线，再到 Zynq 上的软硬协同设计都有。多数条目会给出完整工程与约束文件，可以直接在开发板上复现。
Industrial Communications with the Minized and RS485
工业场景里传输信息颇有挑战——本项目看看如何用 FPGA 与 RS485 解决。
Fixed Platform Design on Zynq-7000 in Vitis 2024.1
本项目讲解如何在 Vitis Unified IDE 2024.1 中为 Zynq-7000 开发软件应用。
Stereo Neural Inference with the Dual Camera Mezzanine
本指南详细讲解如何用 Ultra96-V2 与双摄像头 Mezzanine 实现双目神经推理。
FPGA DSP: FIR Filter with DDS Compiler in Vivado
用 DDS Compiler 产生三路信号并在 Vivado 里实现低通滤波器，滤掉其中最快的那路。
Air Quality Monitoring System using Nexys-4-DDR FPGA
用 Nexys-4-DDR FPGA 与 MQ135 传感器实时精准监测有害气体，安心呼吸。
Getting Started with AMD EDF on Kria KV260
本教程走通用 AMD 全新 EDF 工具在 Kria KV260 Vision AI 起步套件上做嵌入式 Linux 开发的完整流程。
GNU Radio Toolkit on AXU2CGB Zynq UltraScale+ board - Part2
本项目讲解如何为 Alinx AXU2CGB 板创建带 GNU Radio Toolkit 的 Vitis 2021.2 硬件加速平台（第二部分）。
Slaying the DMA Dragon on the Kria KR260
想学 DMA 与 Linux 驱动？跟着本指南写一个 Linux 内核模块，在 PS 与 PL 之间传数据。
Face Swap on Zynq MPSoC: Vitis Software profiling + Vitis AI
本项目讲解如何通过性能分析找到应用里的计算热点，并尝试在 FPGA 上加速。
Getting Started with the Kria KD240 in Vitis Unified 2023.2
本项目讲解在 Vitis Unified IDE 2023.2 中为 Kria KD240 传动套件创建软件设计。
Smart Traffic Camera – Pothole detector using Kria KV260
道路坑洼在印度是严肃的公共安全问题——统计显示相当比例的交通事故与之相关。本项目用智能交通摄像头检测坑洼。
GNU Radio Toolkit on AXU2CGB Zynq UltraScale+ board - Part3
本项目讲解如何为 Alinx AXU2CGB 板创建带 GNU Radio Toolkit 的 Vitis 2021.2 硬件加速平台（第三部分）。
GPIO control on the Ultra96 with Vivado, PetaLinux, and mraa
不能控制的机器人算什么机器人——本文讲解自定义 GPIO 的配置与使用，从 Vivado 一直到 Python 代码。
Porting Edge Impulse onto the Kria KV260 Vision AI Kit
本项目演示如何为 Kria 准备 Linux 镜像，安装 Edge Impulse for Linux 并连接 EI Studio。
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Getting Started with the TE0727 in Vivado 2021.2
ZynqberryZero 值得在 Vivado 2021.2 里重访一次——它的板级预设文件需要手动安装。
First hardware project with the Xilinx Kria KV260 kit
Kria 起步套件面向软件开发者，而作为硬件工程师，作者的第一步就是改硬件——先试着关掉风扇。
Making YOLOv11 compatible with Vitis AI 3.5 and DPU
本文讲解如何让 YOLOv11 PyTorch 模型兼容 Vitis AI 3.5 与 DPU IP，在 AMD MPSoC 和 Kria 板上推理。
Fixed Platform Design on Zynq-7000 in Vivado 2024.1
本教程逐步讲解如何在 Vivado 2024.1 中为 Zynq-7000 SoC 创建固定硬件设计（固定平台）。
Ultra96-V2 Vitis 2020.2 Hello World from ARM R5
在 Ultra96-V2 上从 ARM Cortex-R5 处理器运行裸机 Hello World 应用。
Manage USB I2C/UART Click Board From PetaLinux in Ultra96
如何在 Ultra96 板的 PetaLinux 里管理 AXI UARTlite 外设。
Implementation DPU, GPIO, and PWM for KR260
AMD 普惠 AI 开发者大赛子项目：为 KR260 实现 DPU、GPIO 与 PWM。
Accelerated App Development on Kria KD240 in Vitis 2023.2
本教程走通用 Vitis Unified 2023.2 在 Kria KD240 上做加速应用开发的基础流程。
Fixed Platform Design on Zynq-7000 in PetaLinux 2024.1
本项目讲解如何用 PetaLinux 2024.1 为 Zynq-7000 的 ARM 核创建嵌入式 Linux 镜像。
Debugging HDL with ILAs in Vivado & Vitis 2023.2
本项目讲解如何在 2023.2 版本中配置 Vivado 与 Vitis 工程，用集成逻辑分析仪调试 HDL。
Vitis 2023.2 AXI4-Lite Slave Custom RTL
在 PL 里创建自定义 RTL IP，经 AXI4-Lite 连到 PS，实现 Zynq 处理器向 FPGA 逻辑发数据。
Support Vector Machine on Zynq & ZynqMPSoC-Zybo & Ultra96v2
本项目旨在 Zynq 7000 或 Zynq MPSoC 板上实现支持向量机（SVM）。
Illuminating Vivado ChipScope ILAs (UltraScale+)
硬件调试并不容易，本项目带你学会在硬件上高效使用 Vivado ChipScope ILA。
Simulating AI Engine Designs with an RTL Testbench
用 Vivado 为 AMD AI Engine 设计搭建 RTL 测试平台进行仿真。
Hardware acceleration in FPGA with Vivado and Vitis
从零开始的完整流程：在 MYIR MYD-CZU4EV 开发板上做 Vivado 平台、PetaLinux 构建与 Vitis 硬件内核。
Measuring Circuit Delay for FPGA Timing using the ADP3450
用 ADP3450 测量 FPGA IO 驱动 NPN 2N3094 基极到 LED 点亮之间的电路延迟。
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